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fpga外部输入一组lvds时钟然后使用pll_adv分频实现设计时报错

gecimao 发表于 2019-05-15 05:36 | 查看: | 回复:

  fpga外部输入一组lvds时钟,然后使用pll_adv分频,实现设计时报错

  fpga外部输入一组lvds时钟,然后使用pll_adv分频,实现设计时报错

  fpga外部输入一组lvds时钟,我使用的IBUFGDS,输出一路时钟信号clk。然后使用IP核调用pll_adv。clk送给pll_adv进行分频。实现的时候会报错:bufg不能串联。我应该怎么解决这个问题啊?...

  fpga外部输入一组lvds时钟,我使用的IBUFGDS,输出一路时钟信号clk。然后使用IP核调用pll_adv。clk送给pll_adv进行分频。实现的时候会报错:bufg不能串联。我应该怎么解决这个问题啊?能不能让pll的输入不带bufg?外部进来的是差分形式的时钟,这个没法改动。

  查了一些资料说用IP核,会自动加上bufg。使用原语是不是没有这个问题?

  可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。

  如果这个时钟是驱动I/O模块的话,例如是ADC信号的时钟,还要加上BUFPLL BUFIO这些。具体的可以看看你用的片子的对应的datasheet,上面写的都很清楚的

  如果你会直接用xilinx的primitive的话,直接用,不要通过CORE GEN更多追问追答追问先谢谢您。我详细给您说一下吧。

  fpga外部进来一对lvds时钟频率122.88M,这个时钟要驱动FPGA内部一些模块,还要输出一对DA的信号时钟。

  122.88M要分频得到它的79,718,49,12,分别驱动几个模块。我用了3个pll_adv来分别得到这几个频率。最后还要向da板输出一对lvds的数据时钟,频率是61.44M。您觉得我应该怎么管理这些时钟的产生?我初学者,发现pll能分频得到想要的时钟,就用的pll,也不知道是不是应该用。谢谢您了!追答你用哪个片子?

  有的片子可以用一个PLL_ADV (OR DCM) 直接产生你要的3个输出, 如果不行就用三个

  向da板输出一对lvds的数据时钟, 不能直接输出, 因为通过PLL产生的时钟信号已经进入了时钟网络,直接输出没法布线。xilinx推荐的方法是通过一个ODDR模块接一个OBUFDS

  您说的PLL进入时钟网络直接输出不能布线,今天map的时候确实是报错了。原来是这个原因,谢谢了。

  原理就是通过这个ODDR, 把时钟信号转换成数据信号,这样就能通过OBUFDS输出为差分信号了。

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