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FPGA调用DDR内核需在外部编写引脚分配么

gecimao 发表于 2019-05-15 05:36 | 查看: | 回复:

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  展开全部外部时钟有一个驱动限制,一般的时钟输入都可以接,如果是你要接的管脚负载太大的话,会带不动,但是不会对PLL有任何影响。

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